基介质材料加工工艺逐步提升再布线层的可靠性，还可以推进混合键合先进封装技术的加速落地。针对大马士革工艺，本文将对其工艺原理、流程、难题与突破进展进行总结，便于在封装领域中落地，将会为后道制造更精细的再布线提供新的思路。
半导体产业初期，都是以铝（Al）作为互连材料，后来为了减小互连线的电阻、减轻电子“跳线”现象、避免电迁徙效应，IBM公司首先提出了以铜（Cu）作为互连材料，由于该工艺方法与2500多年前的叙利亚大马士革城铸剑工艺有异曲同工之妙，故以“大马士革”（Damascene）命名。大马士革工艺已经被大范围的应用到了微电子工业中，大致思路是，先利用离子刻蚀、光刻蚀等技术在硅片上刻蚀好沟槽和通孔，然后将Cu电镀进入凹陷的硅片中，最后用化学机械抛光（CMP）将多余的Cu磨平，获得嵌有Cu线路的平整硅片。这种镀铜思路最早应用于前道PCB板上Cu线路的制造，虽然目前的工艺极限能轻松实现4 nm以下线 nm被认为是收益最高的线宽，后来大马士革逐渐被中道和后道封装工序采用，来生产比引线键合、倒装、再布线+凸点等方法更加精细的封装系统。
一方面，大马士革工艺的布线尺寸能做到很小，目前已能做到几纳米的Cu线宽和焊盘，这是引线焊点、植球/植柱等毫米、微米级连接点所不能比的，这样就能轻松实现更高密度的互连；另一方面，它不但可以用来制造2D方向上的沟槽，还可以制造3D方向上的通孔，这对2.5D/3D封装技术的发展也有促进作用。利用了大马士革的最有代表性的封装技术就是Xperi公司的混合键合（Hybrid bonding），利用极其光滑的表面上的分子间作用力，直接将两个布有大马士革Cu线路的硅片“面对面”相互连接，这种工艺巧妙避开了植球/植柱、转接板、底填胶、引线等各类键合中间物体，在某些特定的程度上模糊了前道和后道的界限。综上，大马士革工艺的精度直接影响了各类3D封装的精度，对微电子工艺一体化至关重要，是未来先进封装必不可少的一个环节，所以研究开发高精度大马士革工艺是很有意义的。
）耦合增大，信号传输延迟、串扰噪声增强、功耗增大、发热增加，器件频率受到抑制。线路之间的介质介电常数（k）对解决以上问题很关键，k值由公式k=Cd/(ε0A)计算，其中ε0为线F/m，C为电容，A为电极面积，d为膜厚，均使用国际单位。为减少寄生电容，现在常常使用多孔SiO2、掺氟SiO2（FSG）、掺氟聚酰亚胺（F-PI）等低介电常数材料（Low-k材料）。对于k值是否足够低，业界有以下定义：广义上，k3.9的材料即可被称为low-k材料，但某些晶圆制造企业会有自己的k值界限标准，例如，IBM公司的标准是2.8才可以被称为low-k材料。low-k材料的特性如表2-1所示，可见其拥有非常惰性的物理化学性质，这对于避免线路之间的电信号泄露和提升布线层的可靠性都是至关重要的。表2-1 Low-k材料性质要求
通俗地讲，大马士革工艺就是在Low-k介电材料上刻蚀出凹痕并电镀Cu的过程，并不会刻蚀较深的Si晶圆。IBM最早的大马士革工艺称为铜质双重镶嵌，所谓“双重”，即需要刻蚀出通孔和沟槽两种形状，在这两种形状中溅射Ti、Cu种子层，再电镀出Cu互连线，故该工艺也常被称为“双大马士革”（Dual-damascene）。通孔用于垂直方向的互连，直径小；沟槽用于平面方向的互连，直径大。此处的通孔与硅通孔技术（TSV）不同，大马士革刻蚀的是以SiO
为主要成分的介电层材料，而TSV刻蚀的是Si晶圆，由于Low-k介电层很薄，所以大马士革通孔的深度远不及TSV通孔。
大马士革工艺有三种路径选择：1）先通孔后沟槽；2）先沟槽后通孔；3）自校准同步沟槽通孔。其中，2、3两种路径分别因为沟槽中的光刻胶堆积效应和校准工艺难度大而被逐渐淘汰，目前应用最广的是第一种先通孔后沟槽的工艺路径，该路径中沟槽刻蚀是最困难的。如图2-1所示，Cu线上方一般会有两层Low-k介电材料，中间夹有一层阻挡层用于更好地刻蚀出沟槽。整个刻蚀流程为，先在Low-k介电材料表面涂覆PR胶，曝光显影后，干法刻蚀穿透表面硬阻挡层和中间阻挡层直达底部SiN阻挡层，然后重新涂覆一层PR胶，使通孔中保留少量PR胶，刻蚀出沟槽，最后洗去PR胶。中间的阻挡层方便通孔和沟槽的分步刻蚀。
与沟槽布线相比，大马士革通孔线宽更窄，所以很容易产生更大的电阻，对电信号传输造成损耗。未解决通孔电阻过高的问题，IMEC的Marleen等人将通孔制备为下半部是钨（W）上半部是Cu的复合型金属通孔。如图3-1（a）~（c）所示，通孔的深度为70 nm，介质层采用SiOCH低介电材料，k
2气氛下保持150 h后可以储存热量>
1000 h，证明了该结构的可靠性很高。该工作为微电子布线的材料创新提供了新思路。
越细小的Cu线宽和线距，越容易出现电子迁移现象。这种现象的原理是，当电流通过Cu线时，会使Cu原子发生迁移，迁移方向与电子移动方向相同，导致的问题称为失效现象，包括两方面：1）移动的Cu原子原来的位置留下了空洞，导致开路，通常以电阻增加10 %作为判定失效的标准；2）移动的Cu原子在另外的地方停留，造成连线间的短路，短路会导致非常严重的逻辑功能紊乱，现象越来越明显。迁移路径分为2种，如图3-2所示，下方金属线线宽较小，中间存在通孔，当电子由上至下迁移（金属线）称为顺流电迁移，电子由下至上（金属线）称为逆流电迁移。顺流迁移失效规律单一，更容易检测和改善，但逆流迁移失效原因复杂，不容易改善。2013年，上海交通大学针对电迁移问题，优化了大马士革结构的工艺参数，该工作就是专对于逆流迁移失效展开研究，并寻找到了改善失效问题的方法。该实验所刻蚀的Low-k材料为SiCOH，阻挡层为SiCN，种子层为TaN/Ta+Cu（其中含Ta材料起到了粘结作用），整个结构Cu线 nm。
=HD/D1，和有关沟槽的深径比W2=HT/D2。逆流迁移失效的位置通常有2种，通孔底部和通孔斜面。一方面，如果种子层过厚，通孔会提前封口，在底部形成空洞，发生底部失效，经常发生在晶圆边缘；另一方面，如果溅射种子层的方向过于竖直，不利于在通孔斜面（侧壁）上积累种子层，那么斜面上就容易形成空洞，发生斜面失效。经实验与仿真，研究得出结论，减小W
和W2可以有效改善2种失效现象，具体的方法是：1）减小Low-k介质层总厚度HD；2）减小沟槽深度HT；3）增大通孔上方直径D2。当W1低至4.67，W2低至1.85时，可有很大成效避免失效问题。3.3 电镀添加剂优化[4]
上海集成电路研发中心有限公司的曾绍海等人在2018年针对电镀铜添加剂进行了研究。电镀添加剂涉及3种试剂，加速剂A，抑制剂S，平坦剂L。根据文献报道，加速剂A通常使用的是聚二硫二丙烷磺酸钠[bis-(3-sodiumsulfopropyl disulfide)，简称SPS]，SPS可以在铜沉积的电化学反应中参与到电荷转移步骤中，加速电荷转移过程，此外，SPS还可以在表明产生硫化物，加速Cu沉积时晶核的形成。抑制剂S通常使用的是氯离子Cl-和聚乙二醇（PEG），其中PEG可以在阴极表面阻挡活性位的暴露，而吸附在阴极上的Cl-有助于增强PEG的这种阻挡作用[5]
[6]。该工作使用了多种添加剂配方，探究3种成分的比例对Cu电镀层质量的影响，实验根据结果得出，抑制剂S的比例过高会引起Cu镀层应力的升高，平坦剂L的比例过高会增加Cu镀层内的杂质含量，也会增加Cu镀层的应力，过高的应力不利于Cu镀层的可靠性。最终，A3/S9/L2为最佳的添加剂配方，300℃下的封装级电迁移测试结果达到可靠性要求，大于10年。如图3-3所示，该工作还展示了SRAM产品55 nm技术双大马士革工艺的版图，通孔直径70 nm，沟槽宽度150 nm，电镀设备为12英寸Sabre品牌设备。
2019年，上海华力集成电路制造有限公司的陈敏敏等人研究了金属Ni污染对大马士革刻蚀过程的影响。在干法、湿法刻蚀过程中，很多化学试剂中含有成分为金属Ni的杂质，超标的Ni会极度影响刻蚀图形形貌，如图3-4所示，在光刻前用含Ni的清洗剂和无Ni清洗剂处理后的大马士革腔体形貌有很大区别，Ni的污染导致了光刻时聚合物颗粒的形成。该工作详细讨论了Ni污染的机理：金属Ni与CO气氛反应生成Ni(CO)4
该工作为目前中道线工艺优化提供了一个思路：刻蚀形貌不理想有可能是原料纯度问题。原材料的纯度虚报在工业生产里屡见不鲜，只有通过购买后二次检测才能获得更真实的原材料信息。原材料成分精确的检测的新方法有：电感耦合等离子体质谱分析（ICP-MS），原子发射光谱分析（OES），X射线荧光分析（XRF）等。而我们常用的电镜能谱（EDX）精度较低，X射线衍射（XRD）、X射线光电子能谱（XPS）、红外光谱（FTIR）等方法检验测试对象较局限，不推荐用于原料成分的精细检测。
2019年，中科院大学的赵悦等人从天线扩散效应出发，提出了改善大马士革等离子体损伤的方法。干法刻蚀和Low-k材料沉积的过程需要用到等离子体技术，但高能量的等离子体会导致充电损伤，降低体系的可靠性。其原理是福勒-诺德海姆（FN）隧穿过程，由于等离子体携带高能光子，当光子能量超越Low-k材料的禁带宽度时，会令材料的电子从价带跃迁至导带，形成短路，所有Cu连线作为一个等势体，会从各个方向收集Low-k介电材料的电荷，所以收集电荷的面积大于连线上表面面积，从而增大了从Cu流向栅极的电流，使栅氧化层可靠性降低。这种电流放大的效应就是天线扩散效应。
2气氛，N2激发的光子更容易诱发损伤；2）TEOS沉积时的腔体压强往往比FSG沉积的压强大很多，能有效缓冲离子轰击。
大马士革工艺的表面磨平抛光是一项难题，尤其近年来热门的Hybrid bonding技术方面的要求表面足够光滑才能实现键合，目前使用的磨平技术是化学机械抛光（CMP）。2017年，Merhej等人研究了大马士革工艺中金属与介电材料CMP过程的重要参数：材料去除率（MRR），表示一种材料在CMP过程中去除的速率，单位nm/min。如图3-7，该工作在SiO2
2共存的光滑平面，必须要使用最优化的Au和SiO2相对的MRR之比。该工作的CMP分为2步，分别是第7步的多余Au去除，这步只涉及纯Au表面，和第8步Au-SiO2
4 发展建议与展望虽然大马士革工艺目前已有了很多突破，但仍有诸多难题有待解决，例如，FSG和SiO
刻蚀的方法在其他Low-k介质层材料中的普适性问题、电镀添加剂配方对于多种线宽的普适性问题以及CMP原位实时的粗糙度检测问题等。大马士革工艺的能力依然有很大的提升空间。
大马士革在前道生产中应用广泛，在后道封装领域应用较少，但随着前道后道一体化的推进，我们开发大马士革工艺是有必要的，综合上述难题及研究进展，我们开发大马士革工艺应该重点从3个方面入手：1）刻蚀能力，我们目前只有Si刻蚀相关的技术，需要配备SiO2、FSG、F-PI等介电材料刻蚀相关的设备及原材料；2）电镀能力，我们目前拥有湿法电镀的技术，但仍需要结合大马士革的工艺需求对电镀添加剂成分来优化；3）CMP能力，我们尚无较好的CMP设备，对粗糙度的检测也只用到了台阶仪，应考虑引入CMP设备及AFM表征渠道。
大马士革工艺的开发将有利于混合键合技术的开发，是该技术中必不可少的一环，更加有助于增加前道与后道工艺的兼容性，扩大产品订单的种类。大马士革工艺与目前中道线的刻蚀-电镀技术有相类似的地方，可以在中道线的基础上增添或升级必要的设备，不用从头建立新的产线，具有较高的可行性。近年来，中科芯努力耕耘CPU、FPGA、DSP、存储器、微系统等领域，“十三五”期间在CPU、FPGA、DSP、存储器、DDS、微系统及封装技术领域都取得了显著的成绩，在“十四五”规划中也对相关重点发展趋势提出了更高的要求。未来所制造的芯片性能会越来越强大，与之共存的是，芯片之间的互连密度也将迅速攀升。从晶圆制造栅极尺寸14 nm开始，前道工艺节点的演化慢慢的开始变慢，与此同时，封装层面的布线 μm以下的趋势发展。届时，常规的晶圆级PI-Cu布线已经很难满足工艺需求，必须将大马士革布线技术引进至后道封测产线，配合更加精细的焊盘尺寸，实现芯片与封装基板之间的Si基互连。虽然低
介质层成本比PI高，但可靠性和制造灵活性也是PI介质层不可比拟的，各种先进封装技术将在SiO2介质工艺的支撑下实现完美兼容，例如，TSV转接板、内嵌桥芯片、带核基板等部分的组装，都将克服PI旋涂工艺的困难，利用SiO2-CVD沉积的方式，与各类功能性芯片进行灵活的异构集成。由此可见，大马士革布线工艺是后道先进封装技术发展的关键环节之一，而在此方面中科芯具有较大的优势，由于中科芯具备设计-制造-封测-组装全产业链，拥有较为成熟的前道晶圆制造和后道封测工艺基础，将前后道进行技术融合将有利于促进大马士革工艺在后道的落地，全方面提升中科芯芯片产品的性能。
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